eng
Новейшая разработка АО «ПКК Миландр» в области запоминающих устройств – микросхема 1645РУ7Я – представляет собой синхронное статическое ОЗУ (СОЗУ) конвейерного типа информационной емкостью 72 Мбит. Функциональная особенность ОЗУ – это возможность производить операцию чтения и операцию записи без циклов ожидания.
DOI: 10.22184/1992-4178.2019.184.3.130.136
УДК 621.38 | ВАК 05.27.01
DOI: 10.22184/1992-4178.2019.184.3.130.136
УДК 621.38 | ВАК 05.27.01
На российском рынке представлены самые разнообразные статические ОЗУ как отечественного, так и зарубежного производства. Российские разработки представлены в основном микросхемами асинхронного типа. Так как эти СОЗУ используются уже много десятилетий, контролеры ЗУ, имеющиеся во многих стандартных процессорах, традиционно снабжены интерфейсами для них. В портфолио компании «ПКК Миландр» представлены асинхронные СОЗУ серии 1645РУ информационной емкостью от 64 Кбит до 16 Мбит, их быстродействие до 10 нс. Зарубежные производители, такие как Cypress и IDT, предлагают на российском рынке не только микросхемы асинхронного СОЗУ, но и разнообразные типы синхронного СОЗУ.[1]
Появившиеся в конце 1980-х годов синхронные СОЗУ сначала использовались для кэш-памяти в мощных рабочих станциях и серверах. В середине 1990-х годов они нашли применение в менее специализированных устройствах, например кэш-памяти ПК. С этого времени синхронные СОЗУ задействуются во многих устройствах, например в мощных сетях как буфер данных, в Scratchpad ЗУ, в качестве статической буферной памяти.
Так называемые стандартные синхронные СОЗУ были первыми синхронными устройствами, получившими широкое распространение. Они предлагаются в двух основных вариантах: конвейерные (Pipelined) и потоковые (FlowThrough); оснащены входными регистрами адреса, данных и сигналов управления. В потоковых СОЗУ при считывании соответствующие данные сразу достигают выходов. Потоковая архитектура предпочтительнее, когда начальное время ожидания данных важнее, чем длительная пропускная способность (Мбит / с). СОЗУ с конвейерной (Pipelined) архитектурой оснащены также выходными регистрами, благодаря чему на один цикл увеличивается начальное время ожидания, одновременно уменьшаются время выборки и частота тактового сигнала. Поэтому конвейерные СОЗУ предпочтительнее потоковых в случаях, когда пропускная способность имеет бульшее значение, чем начальное время ожидания. Основная причина ограничения пропускной способности стандартных синхронных СОЗУ – необходимость добавления циклов ожидания для устранения конфликта шин при переходе от чтения к записи. Для преодоления этого недостатка было разработано СОЗУ с NoBL (No Bus Latency) логикой, устраняющей циклы ожидания. Это обеспечивает полную загрузку шины независимо от профиля чтения / записи, что значительно улучшает работу ЗУ в устройствах с частыми переключениями между операциями чтения и записи.
После появления архитектуры NoBL и, как следствие, повышения эффективности работы по сравнению со стандартными синхронными СОЗУ ряду систем все же не хватает дополнительной производительности. В связи с этим фирмы Cypress, Renesas, IDT, NEK и Samsung совместно разработали новую архитектуру СОЗУ – QDR (Quad Data Rate). В QDR СОЗУ, аналогичных СОЗУ NoBL, усовершенствована архитектура, в частности, предусмотрены ячейки ввода-вывода с двойной скоростью передачи данных (DDR) и отдельными портами чтения / записи для устранения конфликта шины. QDR также снабжена отдельными и независимыми шинами входных и выходных данных, благодаря чему пользователь может одновременно производить операции чтения и записи.
Несмотря на широкий ассортимент синхронных СОЗУ, в некоторых случаях возможности выбора для конструкторов ограничены. Хотя для новых процессоров подходит большое количество различных типов СОЗУ, во многих широко применяемых процессорах встроенные контролеры памяти поддерживают лишь определенную архитектуру. Для выбора подходящего типа синхронного СОЗУ необходимо определиться с требованиями системы: пропускной способностью, временем ожидания, потреблением энергии в активном режиме, стоимостью и частотой обращения.
Рассмотрим подробнее новейшую разработку компании «ПКК Миландр» в области запоминающих устройств – микросхему 1645РУ7Я. Это первое отечественное синхронное СОЗУ конвейерного типа информационной емкостью 72 Мбит с архитектурой NoBL.
ПАРАМЕТРЫ И СТРУКТУРА МИКРОСХЕМЫ 1645РУ7Я
Микросхема 1645РУ7Я разработана по КМОП-технологии, минимальным проектным нормам 40 нм, с одним уровнем поликремния и восемью уровнями металлизации. Микросхемы выпускаются в 144-выводном металлокерамическом корпусе МК 8307.144-АНЗ. Рабочий диапазон напряжения питания и температуры Ucc = (3,0–3,6) В, Т = (–60–85) °С. Микросхема представляет собой синхронное пакетно-конвейерное СОЗУ с логикой No Bus Latency, поддерживающее операции чтения и записи, которые могут следовать одна за другой без цикла ожидания (wait state). Синхронное СОЗУ информационной емкостью 72 Мбит – это самый большой показатель среди микросхем памяти производства «ПКК Миландр» в однокристальном исполнении. Микросхема имеет организацию 2 М слов по 36 бит в каждом. Разрядность шины данных расширена с 32 до 36 бит для хранения четырех битов четности, по одному на каждый байт. Также данное синхронное СОЗУ является самой быстродействующей среди микросхем памяти компании «ПКК Миландр», частота тактового сигнала составляет 200 МГц, время выборки данных – 3 нс. Значения основных параметров микросхем представлены в табл. 1.
Структурная блок-схема синхронного СОЗУ представлена на рис. 1. Основой блок, занимающий 80% площади кристалла, – это матрица ячеек памяти. Входные регистры предназначены для реализации синхронного интерфейса, выходные регистры – для создания конвейера по считыванию. В состав блок-схемы также входят блок управления пакетным режимом и блок синхронизации регистра записи и данных, необходимый для устранения циклов ожидания при переходе от чтения к записи.
ОСНОВНЫЕ ФУНКЦИОНАЛЬНЫЕ ОСОБЕННОСТИ МИКРОСХЕМЫ
СОЗУ снабжено синхронным параллельным интерфейсом, все входные сигналы подаются на входные регистры микросхемы относительно положительного фронта тактового сигнала CLK. Выходы также соединены с регистром, поэтому режим чтения, как показано на временной диаграмме (рис. 2), происходит за два такта (конвейерное чтение). По первому положительному фронту CLK выставляются адрес А1 и все остальные управляющие сигналы, переводящие микросхемы в режим чтения. Данные, находящиеся в матрице по этому адресу, попадают на вход выходного регистра, а по следующему положительному фронту CLK – на шину данных. Такое решение позволяет разделить внутренние задержки на две части, повысив частоту обращения к СОЗУ.
Рассмотрим основные функциональные особенности микросхемы синхронного СОЗУ.
Продление цикла при помощи сигнала nCEN, маскирующего передний фронт тактового сигнала. Благодаря этой особенности можно точечно менять период обращения к памяти. Как показано на временной диаграмме (см. рис. 2), если на входе nCEN состояние высокого уровня, то тактовый сигнал не воспринимается и внутренние состояния микросхемы сохраняются.
Архитектура, устраняющая циклы ожидания (пустые циклы) при переходе от чтения к записи. Возможность последовательного выполнения операций чтения и записи без циклов ожидания – важнейшая особенность микросхемы. Она основывается на принципе отложенной записи, реализованной в СОЗУ.
Для сравнения приведены временные диаграммы (рис. 3 и 4) циклов чтения-записи для обычного синхронного СОЗУ конвейерного типа и синхронного СОЗУ конвейерного типа с архитектурой, устраняющей циклы ожидания при переходе от чтения к записи. Для обычного синхронного СОЗУ сигнал разрешения записи nWE, адрес и данные подаются в одном цикле (1-й фронт). Чтение конвейерное, поэтому необходимо два цикла (2-й и 3-й фронт). И только в пятом цикле снова возможна запись. Получается два пустых цикла.
Для синхронного СОЗУ конвейерного типа с архитектурой, устраняющей циклы ожидания при переходе от чтения к записи, сигнал разрешения записи nWE и адрес подаются в одном цикле (1-й фронт), а данные для этого адреса – через два цикла (3-й фронт). Благодаря этому чтение и запись выполняются в каждом цикле, следовательно, повышается пропускная способность.
Пакетный (Burst) режим с двумя последовательностями счета. В микросхеме есть внутренний 2-разрядный счетчик адреса, который разрешает пользователю подать один адрес и провести четыре операции записи или чтения без изменения адреса на адресных входах. Сигнал управления пакетным режимом ADV / nLD в состоянии низкого уровня, как показано на временной диаграмме на рис. 5, производит загрузку нового адреса, а в состоянии высокого уровня – по положительному фронту тактового сигнала инкрементирует счетчик пакетов.
В СОЗУ реализованы две последовательности счетчика пакетов – линейная и перемежающаяся (А0 и А1 по исключающему ИЛИ объединяет со значениями счетчика). Оба счетчика пакета используют адресные входы А0 и А1 в последовательности пакета.
Возможность побайтовой записи. При помощи четырех управляющих сигналов nBWх и подачи сигнала записи nWE можно избирательно записывать только требуемые байты. Не выбранные в течение режима записи байты остаются неизменными, что дает определенную гибкость в управлении входным потоком данных.
Двухтактовый переход в режим хранения. Режим хранения инициируется переходом в неактивное состояние хотя бы одного из трех сигналов разрешения выборки nCE1, CE2, nCE3, активируемых положительным фронтом сигнала CLK. По следующему положительному фронту тактового сигнала шины данных автоматически переходят в третье состояние независимо от состояния входного сигнала nOE. В течение двух первых циклов тактового сигнала режима хранения микросхема будет доступна для подачи входных данных (рис. 6).
Режим пониженного энергопотребления. Вход SHDN – асинхронный. SHDN в состоянии высокого уровня переводит микросхему в режим пониженного энергопотребления. Переход в этот режим возможен только в невыбранном состоянии (режим хранения), когда nCE1, CE2, nCE3 находятся в неактивном состоянии. Доступ к памяти, когда она находится в режиме пониженного энергопотребления, невозможен.
Микросхему необходимо перевести в невыбранное состояние (режим хранения) не менее чем за два цикла до перехода в режим пониженного энергопотребления. Входы nCE1, CE2, nCE3 должны оставаться неактивными в течение tREC после возврата входа SHDN в состояние низкого уровня. Временные диаграммы работы микросхемы в режиме пониженного энергопотребления представлены на рис. 7.
Периферийное сканирование (Boundary Scan). Микросхема 1645РУ7Я поддерживает возможность периферийного сканирования по последовательному интерфейсу (JTAG-интерфейс) для тестирования качества монтажа микросхемы на плату. Синхронное СОЗУ содержит ТАР (Test access port, порт тестового доступа) контроллер, регистр инструкции, регистр периферийного сканирования, bypass регистр и ID регистр. TAP работает в соответствии с IEEE1149.1 (2001 г).
Все режимы работы микросхемы 1645РУ7Я представлены в табл. 2.
* * *
За более подробной информацией о представленных в настоящей статье микросхемах синхронного СОЗУ конвейерного типа емкостью 72 Мбит, а также по вопросам их приобретения необходимо обращаться в отдел технической поддержки или отдел маркетинга АО «ПКК Миландр» (www.milandr.ru). ●
Появившиеся в конце 1980-х годов синхронные СОЗУ сначала использовались для кэш-памяти в мощных рабочих станциях и серверах. В середине 1990-х годов они нашли применение в менее специализированных устройствах, например кэш-памяти ПК. С этого времени синхронные СОЗУ задействуются во многих устройствах, например в мощных сетях как буфер данных, в Scratchpad ЗУ, в качестве статической буферной памяти.
Так называемые стандартные синхронные СОЗУ были первыми синхронными устройствами, получившими широкое распространение. Они предлагаются в двух основных вариантах: конвейерные (Pipelined) и потоковые (FlowThrough); оснащены входными регистрами адреса, данных и сигналов управления. В потоковых СОЗУ при считывании соответствующие данные сразу достигают выходов. Потоковая архитектура предпочтительнее, когда начальное время ожидания данных важнее, чем длительная пропускная способность (Мбит / с). СОЗУ с конвейерной (Pipelined) архитектурой оснащены также выходными регистрами, благодаря чему на один цикл увеличивается начальное время ожидания, одновременно уменьшаются время выборки и частота тактового сигнала. Поэтому конвейерные СОЗУ предпочтительнее потоковых в случаях, когда пропускная способность имеет бульшее значение, чем начальное время ожидания. Основная причина ограничения пропускной способности стандартных синхронных СОЗУ – необходимость добавления циклов ожидания для устранения конфликта шин при переходе от чтения к записи. Для преодоления этого недостатка было разработано СОЗУ с NoBL (No Bus Latency) логикой, устраняющей циклы ожидания. Это обеспечивает полную загрузку шины независимо от профиля чтения / записи, что значительно улучшает работу ЗУ в устройствах с частыми переключениями между операциями чтения и записи.
После появления архитектуры NoBL и, как следствие, повышения эффективности работы по сравнению со стандартными синхронными СОЗУ ряду систем все же не хватает дополнительной производительности. В связи с этим фирмы Cypress, Renesas, IDT, NEK и Samsung совместно разработали новую архитектуру СОЗУ – QDR (Quad Data Rate). В QDR СОЗУ, аналогичных СОЗУ NoBL, усовершенствована архитектура, в частности, предусмотрены ячейки ввода-вывода с двойной скоростью передачи данных (DDR) и отдельными портами чтения / записи для устранения конфликта шины. QDR также снабжена отдельными и независимыми шинами входных и выходных данных, благодаря чему пользователь может одновременно производить операции чтения и записи.
Несмотря на широкий ассортимент синхронных СОЗУ, в некоторых случаях возможности выбора для конструкторов ограничены. Хотя для новых процессоров подходит большое количество различных типов СОЗУ, во многих широко применяемых процессорах встроенные контролеры памяти поддерживают лишь определенную архитектуру. Для выбора подходящего типа синхронного СОЗУ необходимо определиться с требованиями системы: пропускной способностью, временем ожидания, потреблением энергии в активном режиме, стоимостью и частотой обращения.
Рассмотрим подробнее новейшую разработку компании «ПКК Миландр» в области запоминающих устройств – микросхему 1645РУ7Я. Это первое отечественное синхронное СОЗУ конвейерного типа информационной емкостью 72 Мбит с архитектурой NoBL.
ПАРАМЕТРЫ И СТРУКТУРА МИКРОСХЕМЫ 1645РУ7Я
Микросхема 1645РУ7Я разработана по КМОП-технологии, минимальным проектным нормам 40 нм, с одним уровнем поликремния и восемью уровнями металлизации. Микросхемы выпускаются в 144-выводном металлокерамическом корпусе МК 8307.144-АНЗ. Рабочий диапазон напряжения питания и температуры Ucc = (3,0–3,6) В, Т = (–60–85) °С. Микросхема представляет собой синхронное пакетно-конвейерное СОЗУ с логикой No Bus Latency, поддерживающее операции чтения и записи, которые могут следовать одна за другой без цикла ожидания (wait state). Синхронное СОЗУ информационной емкостью 72 Мбит – это самый большой показатель среди микросхем памяти производства «ПКК Миландр» в однокристальном исполнении. Микросхема имеет организацию 2 М слов по 36 бит в каждом. Разрядность шины данных расширена с 32 до 36 бит для хранения четырех битов четности, по одному на каждый байт. Также данное синхронное СОЗУ является самой быстродействующей среди микросхем памяти компании «ПКК Миландр», частота тактового сигнала составляет 200 МГц, время выборки данных – 3 нс. Значения основных параметров микросхем представлены в табл. 1.
Структурная блок-схема синхронного СОЗУ представлена на рис. 1. Основой блок, занимающий 80% площади кристалла, – это матрица ячеек памяти. Входные регистры предназначены для реализации синхронного интерфейса, выходные регистры – для создания конвейера по считыванию. В состав блок-схемы также входят блок управления пакетным режимом и блок синхронизации регистра записи и данных, необходимый для устранения циклов ожидания при переходе от чтения к записи.
ОСНОВНЫЕ ФУНКЦИОНАЛЬНЫЕ ОСОБЕННОСТИ МИКРОСХЕМЫ
СОЗУ снабжено синхронным параллельным интерфейсом, все входные сигналы подаются на входные регистры микросхемы относительно положительного фронта тактового сигнала CLK. Выходы также соединены с регистром, поэтому режим чтения, как показано на временной диаграмме (рис. 2), происходит за два такта (конвейерное чтение). По первому положительному фронту CLK выставляются адрес А1 и все остальные управляющие сигналы, переводящие микросхемы в режим чтения. Данные, находящиеся в матрице по этому адресу, попадают на вход выходного регистра, а по следующему положительному фронту CLK – на шину данных. Такое решение позволяет разделить внутренние задержки на две части, повысив частоту обращения к СОЗУ.
Рассмотрим основные функциональные особенности микросхемы синхронного СОЗУ.
Продление цикла при помощи сигнала nCEN, маскирующего передний фронт тактового сигнала. Благодаря этой особенности можно точечно менять период обращения к памяти. Как показано на временной диаграмме (см. рис. 2), если на входе nCEN состояние высокого уровня, то тактовый сигнал не воспринимается и внутренние состояния микросхемы сохраняются.
Архитектура, устраняющая циклы ожидания (пустые циклы) при переходе от чтения к записи. Возможность последовательного выполнения операций чтения и записи без циклов ожидания – важнейшая особенность микросхемы. Она основывается на принципе отложенной записи, реализованной в СОЗУ.
Для сравнения приведены временные диаграммы (рис. 3 и 4) циклов чтения-записи для обычного синхронного СОЗУ конвейерного типа и синхронного СОЗУ конвейерного типа с архитектурой, устраняющей циклы ожидания при переходе от чтения к записи. Для обычного синхронного СОЗУ сигнал разрешения записи nWE, адрес и данные подаются в одном цикле (1-й фронт). Чтение конвейерное, поэтому необходимо два цикла (2-й и 3-й фронт). И только в пятом цикле снова возможна запись. Получается два пустых цикла.
Для синхронного СОЗУ конвейерного типа с архитектурой, устраняющей циклы ожидания при переходе от чтения к записи, сигнал разрешения записи nWE и адрес подаются в одном цикле (1-й фронт), а данные для этого адреса – через два цикла (3-й фронт). Благодаря этому чтение и запись выполняются в каждом цикле, следовательно, повышается пропускная способность.
Пакетный (Burst) режим с двумя последовательностями счета. В микросхеме есть внутренний 2-разрядный счетчик адреса, который разрешает пользователю подать один адрес и провести четыре операции записи или чтения без изменения адреса на адресных входах. Сигнал управления пакетным режимом ADV / nLD в состоянии низкого уровня, как показано на временной диаграмме на рис. 5, производит загрузку нового адреса, а в состоянии высокого уровня – по положительному фронту тактового сигнала инкрементирует счетчик пакетов.
В СОЗУ реализованы две последовательности счетчика пакетов – линейная и перемежающаяся (А0 и А1 по исключающему ИЛИ объединяет со значениями счетчика). Оба счетчика пакета используют адресные входы А0 и А1 в последовательности пакета.
Возможность побайтовой записи. При помощи четырех управляющих сигналов nBWх и подачи сигнала записи nWE можно избирательно записывать только требуемые байты. Не выбранные в течение режима записи байты остаются неизменными, что дает определенную гибкость в управлении входным потоком данных.
Двухтактовый переход в режим хранения. Режим хранения инициируется переходом в неактивное состояние хотя бы одного из трех сигналов разрешения выборки nCE1, CE2, nCE3, активируемых положительным фронтом сигнала CLK. По следующему положительному фронту тактового сигнала шины данных автоматически переходят в третье состояние независимо от состояния входного сигнала nOE. В течение двух первых циклов тактового сигнала режима хранения микросхема будет доступна для подачи входных данных (рис. 6).
Режим пониженного энергопотребления. Вход SHDN – асинхронный. SHDN в состоянии высокого уровня переводит микросхему в режим пониженного энергопотребления. Переход в этот режим возможен только в невыбранном состоянии (режим хранения), когда nCE1, CE2, nCE3 находятся в неактивном состоянии. Доступ к памяти, когда она находится в режиме пониженного энергопотребления, невозможен.
Микросхему необходимо перевести в невыбранное состояние (режим хранения) не менее чем за два цикла до перехода в режим пониженного энергопотребления. Входы nCE1, CE2, nCE3 должны оставаться неактивными в течение tREC после возврата входа SHDN в состояние низкого уровня. Временные диаграммы работы микросхемы в режиме пониженного энергопотребления представлены на рис. 7.
Периферийное сканирование (Boundary Scan). Микросхема 1645РУ7Я поддерживает возможность периферийного сканирования по последовательному интерфейсу (JTAG-интерфейс) для тестирования качества монтажа микросхемы на плату. Синхронное СОЗУ содержит ТАР (Test access port, порт тестового доступа) контроллер, регистр инструкции, регистр периферийного сканирования, bypass регистр и ID регистр. TAP работает в соответствии с IEEE1149.1 (2001 г).
Все режимы работы микросхемы 1645РУ7Я представлены в табл. 2.
* * *
За более подробной информацией о представленных в настоящей статье микросхемах синхронного СОЗУ конвейерного типа емкостью 72 Мбит, а также по вопросам их приобретения необходимо обращаться в отдел технической поддержки или отдел маркетинга АО «ПКК Миландр» (www.milandr.ru). ●
Отзывы читателей
