eng
Выпуск #5/2010
М.Гольцова.
GigaChip Interface. Высокоэффективный протокол последовательной связи
GigaChip Interface. Высокоэффективный протокол последовательной связи
Просмотры: 2174
Средства последовательной связи прошли большой путь развития – от азбуки Морзе, через подводные, кабельные и СВЧ-системы до современных сетевых систем. Сегодня для соединения элементов объединительной панели и для пакетных транзакций широко используются такие стандарты последовательной связи, как PCI Express (PCIe), SRIO (последовательный интерфейс RapidIO), XAUI (X Attachment Unit Interface — 10-Гбит интерфейс, независимый от среды передачи), Intertaken Look-Aside и SFI-S (Scalable SERDES Framer Interface). Однако эти протоколы эффективны лишь при передаче данных достаточно большого объема. При ассоциативной передаче слов длиной 72 бит (длина, требуемая для сетевых систем памяти) эффективность протокола SRIO не превышает 50%. Недостаточно высокая эффективность приводит к увеличению стоимости устройства, поскольку необходимо увеличивать число выводов и дополнительных линий передач. В результате растет потребляемая мощность и увеличиваются площадь платы и размер корпуса. Для решения этих проблем компания MoSys (ранее Monolithic System Technology) – ведущий поставщик систем памяти высокой плотности и высокоскоростных интерфейсов – в октябре 2010 года выпустила открытый стандарт GigaChip Interface (GCI).
GigaChip Interface – совместимый со стандартом CEI-11 (Common Electrical I/O) открытый протокол передачи данных на уровне печатных и объединительных плат с SerDes-интерфейсом, созданный для поддержки высокоэффективной последовательной связи компонентов (в основном специализированных микросхем типа ASIC и программируемых пользователем вентильных матриц FPGA с микропроцессорами, микросхемами, ориентированными на конкретное применение, с памятью) на малых расстояниях (до 8”) в сетевых, компьютерных и запоминающих системах. GCI обеспечивает последовательную передачу слов длиной 32, 64 или 72 бит с эффективностью 90%. При этом данные имеют следующий вид:
до 72 бит полезной информации;
6 бит циклического избыточного кода;
1 бит позитивного квитирования;
1 бит для индикации сообщения линии передачи или полезных данных (рис.1).
По утверждению разработчиков, 16 каналов обращения к памяти, поддерживаемых протоколом GigaChip Interface, равноценны шести отдельным DDR-шинам параллельного доступа, что соответствует увеличению плотности каналов обращения к памяти в четыре раза при снижении энергопотребления и стоимости интерфейса в два-три раза. Такое увеличение плотности каналов необходимо для реализации интерфейсных плат линий с пропускной способностью более 100 Гбит, требуемых в будущих сетевых системах высших моделей.
Чтобы ускорить выход нового протокола на рынок и его освоение в сетевых системах будущего поколения, в его основе использован открытый стандарт передачи содержимого памяти CEI-11, разработанный группой стандартов Оптического межсетевого форума (OIF). Вкратце для реализации протокола GCI микросхемами FPGA/ASIC используются следующие слои: слой линий данных для обеспечения надежной передачи, подслой аппаратного кодирования для устранения искажений путем скремблирования и электрический слой аппаратного медиадоступа в виде совместимого с CEI модуля SerDes (рис.2). Одно из основных достоинств GCI-протокола – механизм обработки ошибок путем проверки передаваемого блока данных с помощью 6-бит циклического избыточного кода. При обнаружении ошибки система обработки возвращает цикл связи к передаче первого блока данных после последнего квитированного безошибочного блока. По мере передачи каждого нового блока данных FPGA/ASIC-микросхема сохраняет его в памяти очередности повторной передачи, хранящей n единиц блоков, заданных при проектировании системы. После передачи (n+1)-й единицы первая в очереди единица выпадает из нее. В результате интенсивность ошибочных битов в переданных блоках данных составляет 10-25, что соответствует одной необнаруженной ошибке за 109 ч (150 тыс. лет) работы.
Таким образом, последовательный GCI-протокол совместим с протоколом CEI-11 и пригоден для конфигураций, содержащих 1, 2, 4, 8 и 16 каналов связи, поддерживая высокую плотность каналов обращения к памяти с малой задержкой. Реализация протокола в схеме с восемью каналами связи со скоростью передачи данных 10 Гбит/с позволила выполнить более 109 передач слов длиной 72 бит за 1 с при задержке 1 нс. Для выполнения протокола требуются 20 тыс. вентилей специализированной вентильной матрицы (против 100 тыс. вентилей, необходимых для протокола Intertaken).
В июле 2009 года компания MoSys объявила о создании Альянса GigaChip – экосистемы поставщиков полупроводниковых приборов, способствующих продвижению GCI-протокола. Сегодня в Альянс вошли компании Altera (ведущего поставщика FPGA, CPLD и ASIC-микросхем) и NetLogic Microsystems (мирового лидера в области создания высокопроизводительных полупроводниковых устройств для будущих сетей Интернета).
Протокол GCI будет использован в микросхемах памяти нового семейства Bandwidth Engine (система высокой пропускной способности). Микросхемы семейства предназначены для работы со специализированными микросхемами, сетевыми процессорами маршрутизаторов, коммутаторов и с системами памяти быстро развивающихся сетей 40–100 Гбит Ethernet. Первая микросхема семейства, изготовленная по 65-нм технологии, содержит встроенное запатентованное компанией MoSys СОЗУ с однотранзисторной ячейкой памяти, 16 портов SerDes-интерфейсов с пропускной способностью 10,3 Гбит/с и арифметическое логическое устройство. По расчетам компании, новая микросхема емкостью 576 Мбит по сравнению с существующими решениями аналогичной емкости на частоту 533 МГц позволит увеличить производительность систем в четыре раза, плотность каналов обращения к памяти в два-четыре раза, снизить энергопотребление на 40% и стоимость на 50%.
В июле 2009 года компания сообщила об успешной передаче новой микросхемы в производство. Поставки первых образцов планируются на конец 2010 года, начало массового производства – на 2011 год.
В начале 2013 года компания рассчитывает создать по 28-нм технологии микросхемы емкостью 2034 Мбит, способные выполнять до 4·109 обращений в 1 с.
до 72 бит полезной информации;
6 бит циклического избыточного кода;
1 бит позитивного квитирования;
1 бит для индикации сообщения линии передачи или полезных данных (рис.1).
По утверждению разработчиков, 16 каналов обращения к памяти, поддерживаемых протоколом GigaChip Interface, равноценны шести отдельным DDR-шинам параллельного доступа, что соответствует увеличению плотности каналов обращения к памяти в четыре раза при снижении энергопотребления и стоимости интерфейса в два-три раза. Такое увеличение плотности каналов необходимо для реализации интерфейсных плат линий с пропускной способностью более 100 Гбит, требуемых в будущих сетевых системах высших моделей.
Рис.1. Графическое представление эффективности, присущей GCI-протоколу
Чтобы ускорить выход нового протокола на рынок и его освоение в сетевых системах будущего поколения, в его основе использован открытый стандарт передачи содержимого памяти CEI-11, разработанный группой стандартов Оптического межсетевого форума (OIF). Вкратце для реализации протокола GCI микросхемами FPGA/ASIC используются следующие слои: слой линий данных для обеспечения надежной передачи, подслой аппаратного кодирования для устранения искажений путем скремблирования и электрический слой аппаратного медиадоступа в виде совместимого с CEI модуля SerDes (рис.2). Одно из основных достоинств GCI-протокола – механизм обработки ошибок путем проверки передаваемого блока данных с помощью 6-бит циклического избыточного кода. При обнаружении ошибки система обработки возвращает цикл связи к передаче первого блока данных после последнего квитированного безошибочного блока. По мере передачи каждого нового блока данных FPGA/ASIC-микросхема сохраняет его в памяти очередности повторной передачи, хранящей n единиц блоков, заданных при проектировании системы. После передачи (n+1)-й единицы первая в очереди единица выпадает из нее. В результате интенсивность ошибочных битов в переданных блоках данных составляет 10-25, что соответствует одной необнаруженной ошибке за 109 ч (150 тыс. лет) работы.
Рис.2. Распределение функций протокола GCI в микросхемах ASIC/FPGA
Таким образом, последовательный GCI-протокол совместим с протоколом CEI-11 и пригоден для конфигураций, содержащих 1, 2, 4, 8 и 16 каналов связи, поддерживая высокую плотность каналов обращения к памяти с малой задержкой. Реализация протокола в схеме с восемью каналами связи со скоростью передачи данных 10 Гбит/с позволила выполнить более 109 передач слов длиной 72 бит за 1 с при задержке 1 нс. Для выполнения протокола требуются 20 тыс. вентилей специализированной вентильной матрицы (против 100 тыс. вентилей, необходимых для протокола Intertaken).
В июле 2009 года компания MoSys объявила о создании Альянса GigaChip – экосистемы поставщиков полупроводниковых приборов, способствующих продвижению GCI-протокола. Сегодня в Альянс вошли компании Altera (ведущего поставщика FPGA, CPLD и ASIC-микросхем) и NetLogic Microsystems (мирового лидера в области создания высокопроизводительных полупроводниковых устройств для будущих сетей Интернета).
Протокол GCI будет использован в микросхемах памяти нового семейства Bandwidth Engine (система высокой пропускной способности). Микросхемы семейства предназначены для работы со специализированными микросхемами, сетевыми процессорами маршрутизаторов, коммутаторов и с системами памяти быстро развивающихся сетей 40–100 Гбит Ethernet. Первая микросхема семейства, изготовленная по 65-нм технологии, содержит встроенное запатентованное компанией MoSys СОЗУ с однотранзисторной ячейкой памяти, 16 портов SerDes-интерфейсов с пропускной способностью 10,3 Гбит/с и арифметическое логическое устройство. По расчетам компании, новая микросхема емкостью 576 Мбит по сравнению с существующими решениями аналогичной емкости на частоту 533 МГц позволит увеличить производительность систем в четыре раза, плотность каналов обращения к памяти в два-четыре раза, снизить энергопотребление на 40% и стоимость на 50%.
В июле 2009 года компания сообщила об успешной передаче новой микросхемы в производство. Поставки первых образцов планируются на конец 2010 года, начало массового производства – на 2011 год.
В начале 2013 года компания рассчитывает создать по 28-нм технологии микросхемы емкостью 2034 Мбит, способные выполнять до 4·109 обращений в 1 с.
Отзывы читателей
