eng
Выпуск #3/2005
А.Лохов.
Интеграция маршрутов проектирования ПЛИС и печатных плат. Система I/O Designer компании Mentor Graphics
Интеграция маршрутов проектирования ПЛИС и печатных плат. Система I/O Designer компании Mentor Graphics
Просмотры: 2552
Размещение корпусов и реализация межсоединений контактов ПЛИС на печатной плате(ПП) постепенно превратились из рядовой технической задачи в проблему, требующую особого внимания. Чтобы облегчить жизнь разработчикам электронных устройств, использующим ПЛИС, производители САПР сегодня предлагают специальные средства для интеграции маршрутов проектирования ПЛИС и ПП. Компания Mentor Graphics – один из мировых лидеров в области САПР как ПЛИС, так и печатных плат, поэтому знакомство с системой I/O Designer этой компании должно заинтересовать разработчиков.
Резкий рост в течение последних пяти лет числа проектов с применением ПЛИС типа FPGA связан с возросшими возможностями FPGA, которые, при сохранении низкого уровня затрат на разработку, вплотную приблизились к возможностям заказных СБИС. Однако использование этих возможностей усложняет процесс интеграции ПЛИС в общую систему, реализованную на печатной плате. Повышение быстродействия и применение последовательных высокоскоростных интерфейсов приводят к необходимости решения задачи сохранения целостности сигналов, тщательного учета электрических характеристик выводов ПЛИС и передающих линий на печатной плате. Увеличение степени интеграции и некоторая избыточность, заложенная в конструкции, провоцируют быстрый рост числа выводов микросхем на базе ПЛИС. А при работе с микросхемой, имеющей более тысячи выводов, уже само включение ее в принципиальную схему устройства, реализуемого на ПП, становится проблемой. К тому же из-за изменения назначения выводов в результате очередной итерации проектирования ПЛИС может возникнуть рассогласование между ПЛИС и ПП, которое необходимо отслеживать. Заметим, что при постоянном увеличении числа выводов площадь посадочного места корпуса ПЛИС остается практически неизменной. Значит, растет плотность выводов, усложняются условия их подсоединения на печатной плате. Увеличение числа слоев, применение современных технологий производства печатных плат, ориентированных на улучшение трассируемости, позволяют решить задачу подключения выводов ПЛИС, но повышают стоимость проекта. При этом во многих случаях проблема может быть решена без дополнительных затрат, за счет такого назначения выводов, при котором учитываются условия трассировки на плате.
Система I/O Designer компании Mentor Graphics позволяет совмещать процессы проектирования ПЛИС и печатных плат (рис.1), предоставляя разработчикам общую интерактивную среду для одновременной работы над распределением контактов ПЛИС, созданием принципиальной схемы и единой системы электрических ограничений. Исторически сложилось так, что при проектировании сложных ПЛИС используются HDL-языки (VHDL или Verilog), а проектирование печатной платы базируется на описании принципиальной схемы. Стыковка проектов осуществляется на уровне назначения выводов.
Обычно процесс проектирования идет последовательно. Инженер-проектировщик ПЛИС создает HDL-описание, определяет входные/выходные логические сигналы. Специальные сигналы (синхросигналы, высокоскоростные интерфейсы и т.п.) жестко привязываются к определенным выводам. В процессе размещения/трассировки ПЛИС не назначенные логические сигналы автоматически распределяются между не задействованными выводами. После того, как все итерации по размещению/трассировке ПЛИС завершатся, файл назначения выводов передается разработчикам печатной платы, которые в библиотеке вручную создают соответствующие графические образы микросхемы на базе ПЛИС для редактора принципиальных схем (символ) и для системы топологического проектирования печатных плат (посадочное место, footprint). Если кристалл ПЛИС имеет более тысячи выводов, инженер, создающий библиотечный символ, должен ввести более шести тысяч атрибутов, не сделав при этом ни одной ошибки. Кроме того, возможности графики просто не позволяют разместить изображение, содержащее такое большое количество выводов на одном листе принципиальной схемы. Приходится делать разбиение на несколько символов. Результирующий список цепей передается в систему топологического проектирования печатных плат уже после того, как все символы ПЛИС включены в принципиальную схему устройства.
Чтобы начать проектировать плату одновренно с ПЛИС, прибегают к предварительной фиксации назначения выводов. Однако заранее трудно бывает оценить, какой вариант назначения будет оптимальным. Тем более, что у каждой группы инженеров (проектировщики ПЛИС, специалисты по целостности сигналов на плате, разработчики схемы и топологии печатной платы) свои ограничения, которые часто противоречат друг другу. Если распределение выводов кристалла – исключительно прерогатива разработчиков ПЛИС, то на этапе проектирования печатной платы могут возникнуть неразрешимые проблемы, связанные с превышением максимально допустимой задержки, невозможностью трассировки при заданном числе слоев и т.д. И опять необходимо изменять распределение выводов, повторять трудоемкий процесс редактирования символа и принципиальной схемы. Поэтому основная задача интеграции процессов проектирования ПЛИС и ПП – обеспечение поддержки взаимодействия всех групп разработчиков для формирования оптимального способа назначения выводов.
Главное достоинство пакета I/O Designer – возможность автоматически отслеживать изменение назначения выводов и производить синхронизацию всех проектных файлов: VHDL/Verilog-описания ПЛИС, символа на принципиальной схеме, изображения посадочного места на печатной плате, списка цепей. Пакет включает встроенные библиотеки всех компонентов компаний Xilinx, Altera, Actel, а также других производителей ПЛИС. Библиотеки обновляются практически одновременно с появлением новых серий ПЛИС. Вся информация о выводах, содержащаяся в библиотечном описаниии, становится доступной каждому участнику процесса проектирования. На этапе проектирования ПЛИС можно жестко привязать наиболее критичные сигналы к определенным выводам, а при назначении остальных присвоить признак, разрешающий замену. Получив из системы I/O Designer такую информацию, инженер-тополог сразу может оценить ситуацию и поменять местами выводы, не позволяющие реализовать оптимальную трассировку. Свои коррективы, учитывающие доступную в системе информацию об электрических характеристиках сигналов и выводов (тип и мощность выходных буферов, IBIS-модель), вносит и специалист по анализу целостности сигналов. В результате размещение/трассировка ПЛИС проводится при таком назначении выводов, которое уже учитывает требования всех групп разработчиков. Несмотря на это, по разным причинам распределение выводов в процессе разработки устройства на базе ПЛИС и ПП может изменяться. В таких случаях средства I/O Designer позволяют автоматически отслеживать изменение назначения выводов в принципиальной схеме и в системе проектирования топологии ПП, что существенно сокращает время.
В системе I/O Designer поддерживается большинство современных стандартов прорисовки символов и экспорт/импорт в форматах таких продуктов компании Mentor Graphics, как Design Architect, Board Architect, DxDesigner, Design Capture, DesignView, а также импорт из форматов EDIF и XML. Имеются встроенные библиотеки символов, которые можно редактировать. Пользовательский интерфейс системы (рис.2) включает окна списка сигналов и выводов, окно редактирования символа схемы и окно просмотра посадочного места кристалла. С помошью технологии drag-and-drop удобно редактировать назначение выводов и сигналов. Например, подхватить нужный сигнал в списке сигналов и просто опустить его на нужный вывод символа.
Первый опыт внедрения пакета I/O Designer в промышленности дает основание полагать, что он прочно займет свое место в маршрутах проектирования печатных плат для устройств, использующих микросхемы ПЛИС. Использование пакета позволило обеспечить быструю передачу информации, наладить взаимодействие разных групп разработчиков. При этом немаловажно то, что система поддерживает также и дистанционный режим работы через Интернет.
Система I/O Designer компании Mentor Graphics позволяет совмещать процессы проектирования ПЛИС и печатных плат (рис.1), предоставляя разработчикам общую интерактивную среду для одновременной работы над распределением контактов ПЛИС, созданием принципиальной схемы и единой системы электрических ограничений. Исторически сложилось так, что при проектировании сложных ПЛИС используются HDL-языки (VHDL или Verilog), а проектирование печатной платы базируется на описании принципиальной схемы. Стыковка проектов осуществляется на уровне назначения выводов.
Обычно процесс проектирования идет последовательно. Инженер-проектировщик ПЛИС создает HDL-описание, определяет входные/выходные логические сигналы. Специальные сигналы (синхросигналы, высокоскоростные интерфейсы и т.п.) жестко привязываются к определенным выводам. В процессе размещения/трассировки ПЛИС не назначенные логические сигналы автоматически распределяются между не задействованными выводами. После того, как все итерации по размещению/трассировке ПЛИС завершатся, файл назначения выводов передается разработчикам печатной платы, которые в библиотеке вручную создают соответствующие графические образы микросхемы на базе ПЛИС для редактора принципиальных схем (символ) и для системы топологического проектирования печатных плат (посадочное место, footprint). Если кристалл ПЛИС имеет более тысячи выводов, инженер, создающий библиотечный символ, должен ввести более шести тысяч атрибутов, не сделав при этом ни одной ошибки. Кроме того, возможности графики просто не позволяют разместить изображение, содержащее такое большое количество выводов на одном листе принципиальной схемы. Приходится делать разбиение на несколько символов. Результирующий список цепей передается в систему топологического проектирования печатных плат уже после того, как все символы ПЛИС включены в принципиальную схему устройства.
Чтобы начать проектировать плату одновренно с ПЛИС, прибегают к предварительной фиксации назначения выводов. Однако заранее трудно бывает оценить, какой вариант назначения будет оптимальным. Тем более, что у каждой группы инженеров (проектировщики ПЛИС, специалисты по целостности сигналов на плате, разработчики схемы и топологии печатной платы) свои ограничения, которые часто противоречат друг другу. Если распределение выводов кристалла – исключительно прерогатива разработчиков ПЛИС, то на этапе проектирования печатной платы могут возникнуть неразрешимые проблемы, связанные с превышением максимально допустимой задержки, невозможностью трассировки при заданном числе слоев и т.д. И опять необходимо изменять распределение выводов, повторять трудоемкий процесс редактирования символа и принципиальной схемы. Поэтому основная задача интеграции процессов проектирования ПЛИС и ПП – обеспечение поддержки взаимодействия всех групп разработчиков для формирования оптимального способа назначения выводов.
Главное достоинство пакета I/O Designer – возможность автоматически отслеживать изменение назначения выводов и производить синхронизацию всех проектных файлов: VHDL/Verilog-описания ПЛИС, символа на принципиальной схеме, изображения посадочного места на печатной плате, списка цепей. Пакет включает встроенные библиотеки всех компонентов компаний Xilinx, Altera, Actel, а также других производителей ПЛИС. Библиотеки обновляются практически одновременно с появлением новых серий ПЛИС. Вся информация о выводах, содержащаяся в библиотечном описаниии, становится доступной каждому участнику процесса проектирования. На этапе проектирования ПЛИС можно жестко привязать наиболее критичные сигналы к определенным выводам, а при назначении остальных присвоить признак, разрешающий замену. Получив из системы I/O Designer такую информацию, инженер-тополог сразу может оценить ситуацию и поменять местами выводы, не позволяющие реализовать оптимальную трассировку. Свои коррективы, учитывающие доступную в системе информацию об электрических характеристиках сигналов и выводов (тип и мощность выходных буферов, IBIS-модель), вносит и специалист по анализу целостности сигналов. В результате размещение/трассировка ПЛИС проводится при таком назначении выводов, которое уже учитывает требования всех групп разработчиков. Несмотря на это, по разным причинам распределение выводов в процессе разработки устройства на базе ПЛИС и ПП может изменяться. В таких случаях средства I/O Designer позволяют автоматически отслеживать изменение назначения выводов в принципиальной схеме и в системе проектирования топологии ПП, что существенно сокращает время.
В системе I/O Designer поддерживается большинство современных стандартов прорисовки символов и экспорт/импорт в форматах таких продуктов компании Mentor Graphics, как Design Architect, Board Architect, DxDesigner, Design Capture, DesignView, а также импорт из форматов EDIF и XML. Имеются встроенные библиотеки символов, которые можно редактировать. Пользовательский интерфейс системы (рис.2) включает окна списка сигналов и выводов, окно редактирования символа схемы и окно просмотра посадочного места кристалла. С помошью технологии drag-and-drop удобно редактировать назначение выводов и сигналов. Например, подхватить нужный сигнал в списке сигналов и просто опустить его на нужный вывод символа.
Первый опыт внедрения пакета I/O Designer в промышленности дает основание полагать, что он прочно займет свое место в маршрутах проектирования печатных плат для устройств, использующих микросхемы ПЛИС. Использование пакета позволило обеспечить быструю передачу информации, наладить взаимодействие разных групп разработчиков. При этом немаловажно то, что система поддерживает также и дистанционный режим работы через Интернет.
Отзывы читателей
