eng
Просмотры: 989
26.02.2020
Компания Aldec, Inc., пионер в смешанном моделировании языка HDL и аппаратной верификации FPGA и ASIC, значительно расширила возможности проверок в программе Active-HDL ™, популярной интегрированной среде разработки и моделирования ПЛИС, работающей под управлением ОС Windows.
Эти усовершенствования включают в себя возможность компилировать и моделировать проверочные конструкции SystemVerilog, что, в свою очередь, делает Active-HDL идеальным для использования в тестовых средах с универсальной методологией верификации (UVM), а также для функционального охвата и моделирования с рандомизацией правил. Кроме того, теперь в некоторые популярные конфигурации Active-HDL добавлена возможность 64-разрядного моделирования, а также улучшены редактор структурных схем и редакторы конечных автоматов.
«Компания Aldec поддерживает UVM с момента принятия версии 1.0 в 2011 году», - комментирует Луи Де Луна, директор по маркетингу. «Сначала мы поддержали эту методологию с нашим высококлассным симулятором HDL Riviera-PRO, и мы рады, что наша интегрированная среда Active-HDL теперь также поддерживает новейшую библиотеку UVM, такую как IEEE 1800.2-2017, поскольку это делает жизнь пользователей намного проще в случае необходимости запустить сторонние ядра верификации (Verification IP, или VIP). Кроме того, помимо поддержки собственно проверочных конструкций SystemVerilog, даже библиотеки кода VHDL могут быть скомпилированы таким образом, чтобы их можно было использовать в симуляторе наравне с библиотеками SystemVerilog».
Программа Installshield в Active-HDL также была улучшена и теперь поддерживает экраны 4k, а графический интерфейс инструмента Active-HDL получил новый вид, с изменениями меню, а также новыми значками и диалоговыми окнами.
Впервые выпущенный в 1997 году, пакет Active-HDL является флагманской IDE Aldec для проектирования и проверки ПЛИС. Сегодня диспетчер маршрута проектирования Active-HDL может вызывать более 200 инструментов EDA и FPGA - во время проектирования, моделирования, синтеза и имплементации - и позволяет командам разработчиков оставаться в единой среде в течение всего процесса разработки FPGA. Active-HDL поддерживает ведущие в отрасли устройства FPGA от Intel®, Lattice®, Microsemi ™ (Microchip ™), Quicklogic®, Xilinx® и других.
Для получения демо-версии последнего релиза Active-HDL 11.1 отправьте запрос дистрибьютору на e-mail info@pcbsoftware.com
Об Active-HDL
Active-HDL ™ - это интегрированное решение для разработки и моделирования FPGA, работающее под управлением ОС Windows®, и ориентированное на командную разработку. Интегрированная среда разработки (IDE) Active-HDL включает полный набор инструментов для проектирования HDL и графического дизайна, а также симулятор смешанного языка RTL / уровня гейтов для быстрого развертывания и проверки проектов FPGA.
О компании Aldec
Aldec Inc. со штаб-квартирой в Хендерсоне, штат Невада, США, является лидером отрасли в области электронной проверки дизайна ПЛИС и СБИС, и предлагает запатентованный набор технологий, включающий: RTL-дизайн, RTL-симуляторы, аппаратную верификацию, прототипирование SoC и ASIC, проверку правил проектирования, проверку CDC, IP Ядра, требования к управлению жизненным циклом, функциональная проверка DO-254 и военные / аэрокосмические решения. www.aldec.com
Aldec’s Active-HDL Verification Capabilities Enhanced to Support SystemVerilog Constructs and UVM
Henderson, USA – Aldec, Inc., a pioneer in mixed HDL language simulation and hardware-assisted verification for FPGA and ASIC designs, has greatly enhanced the verification capabilities of Active-HDL™, the company’s popular Windows-based Integrated Development Environment (IDE) for FPGA design creation and simulation.
These enhancements include the ability to compile and simulate SystemVerilog verification constructs, which in turn makes Active-HDL ideal for use in Universal Verification Methodology (UVM) test environments, and for functional coverage and constrained randomization simulations. In addition, a 64-bit simulation capability has been added by default to selected popular configurations, along with enhancements to Active-HDL’s block diagram and state machine editors.
“Aldec has supported UVM since version 1.0 was approved in 2011,” comments Louie De Luna, Director of Marketing. “We first supported the methodology with our high-end mixed HDL simulator Riviera-PRO, and we’re delighted that our Active-HDL IDE now also supports the latest UVM library as IEEE 1800.2-2017, as this makes life much easier for our users wishing to run third party Verification IP (VIP). Also, in addition to supporting native SystemVerilog verification constructs, VHDL packages can be compiled in such a way they can be used as SystemVerilog packages in the simulator.”
Active-HDL’s Installshield program has also been enhanced, and now supports 4k screens, plus the tool’s GUI has received a makeover; with menu changes, and new icons and dialog boxes.
First launched in 1997, Active-HDL is Aldec’s flagship IDE for FPGA design and verification. Today, the tool’s design flow manager can evoke more than 200 EDA and FPGA tools - during design entry, simulation, synthesis and implementation – and allows design teams to remain within a single environment during the entire FPGA development process. Active-HDL supports industry leading FPGA devices from Intel®, Lattice®, Microsemi™ (Microchip™), Quicklogic®, Xilinx® and more.
Active-HDL 11.1 is now available for download and evaluation.
About Active-HDL
Active-HDL™ is a Windows® based, integrated FPGA Design Creation and Simulation solution for team-based environments. Active-HDL’s Integrated Design Environment (IDE) includes a full HDL and graphical design tool suite and RTL/gate-level mixed-language simulator for rapid deployment and verification of FPGA designs.
About Aldec
Aldec Inc., headquartered in Henderson, Nevada, is an industry leader in Electronic Design Verification and offers a patented technology suite including: RTL Design, RTL Simulators, Hardware-Assisted Verification, SoC and ASIC Prototyping, Design Rule Checking, CDC Verification, IP Cores, Requirements Lifecycle Management, DO-254 Functional Verification and Military/Aerospace solutions. www.aldec.com
«Компания Aldec поддерживает UVM с момента принятия версии 1.0 в 2011 году», - комментирует Луи Де Луна, директор по маркетингу. «Сначала мы поддержали эту методологию с нашим высококлассным симулятором HDL Riviera-PRO, и мы рады, что наша интегрированная среда Active-HDL теперь также поддерживает новейшую библиотеку UVM, такую как IEEE 1800.2-2017, поскольку это делает жизнь пользователей намного проще в случае необходимости запустить сторонние ядра верификации (Verification IP, или VIP). Кроме того, помимо поддержки собственно проверочных конструкций SystemVerilog, даже библиотеки кода VHDL могут быть скомпилированы таким образом, чтобы их можно было использовать в симуляторе наравне с библиотеками SystemVerilog».
Программа Installshield в Active-HDL также была улучшена и теперь поддерживает экраны 4k, а графический интерфейс инструмента Active-HDL получил новый вид, с изменениями меню, а также новыми значками и диалоговыми окнами.
Впервые выпущенный в 1997 году, пакет Active-HDL является флагманской IDE Aldec для проектирования и проверки ПЛИС. Сегодня диспетчер маршрута проектирования Active-HDL может вызывать более 200 инструментов EDA и FPGA - во время проектирования, моделирования, синтеза и имплементации - и позволяет командам разработчиков оставаться в единой среде в течение всего процесса разработки FPGA. Active-HDL поддерживает ведущие в отрасли устройства FPGA от Intel®, Lattice®, Microsemi ™ (Microchip ™), Quicklogic®, Xilinx® и других.
Для получения демо-версии последнего релиза Active-HDL 11.1 отправьте запрос дистрибьютору на e-mail info@pcbsoftware.com
Об Active-HDL
Active-HDL ™ - это интегрированное решение для разработки и моделирования FPGA, работающее под управлением ОС Windows®, и ориентированное на командную разработку. Интегрированная среда разработки (IDE) Active-HDL включает полный набор инструментов для проектирования HDL и графического дизайна, а также симулятор смешанного языка RTL / уровня гейтов для быстрого развертывания и проверки проектов FPGA.
О компании Aldec
Aldec Inc. со штаб-квартирой в Хендерсоне, штат Невада, США, является лидером отрасли в области электронной проверки дизайна ПЛИС и СБИС, и предлагает запатентованный набор технологий, включающий: RTL-дизайн, RTL-симуляторы, аппаратную верификацию, прототипирование SoC и ASIC, проверку правил проектирования, проверку CDC, IP Ядра, требования к управлению жизненным циклом, функциональная проверка DO-254 и военные / аэрокосмические решения. www.aldec.com
Aldec’s Active-HDL Verification Capabilities Enhanced to Support SystemVerilog Constructs and UVM
Henderson, USA – Aldec, Inc., a pioneer in mixed HDL language simulation and hardware-assisted verification for FPGA and ASIC designs, has greatly enhanced the verification capabilities of Active-HDL™, the company’s popular Windows-based Integrated Development Environment (IDE) for FPGA design creation and simulation.
These enhancements include the ability to compile and simulate SystemVerilog verification constructs, which in turn makes Active-HDL ideal for use in Universal Verification Methodology (UVM) test environments, and for functional coverage and constrained randomization simulations. In addition, a 64-bit simulation capability has been added by default to selected popular configurations, along with enhancements to Active-HDL’s block diagram and state machine editors.
“Aldec has supported UVM since version 1.0 was approved in 2011,” comments Louie De Luna, Director of Marketing. “We first supported the methodology with our high-end mixed HDL simulator Riviera-PRO, and we’re delighted that our Active-HDL IDE now also supports the latest UVM library as IEEE 1800.2-2017, as this makes life much easier for our users wishing to run third party Verification IP (VIP). Also, in addition to supporting native SystemVerilog verification constructs, VHDL packages can be compiled in such a way they can be used as SystemVerilog packages in the simulator.”
Active-HDL’s Installshield program has also been enhanced, and now supports 4k screens, plus the tool’s GUI has received a makeover; with menu changes, and new icons and dialog boxes.
First launched in 1997, Active-HDL is Aldec’s flagship IDE for FPGA design and verification. Today, the tool’s design flow manager can evoke more than 200 EDA and FPGA tools - during design entry, simulation, synthesis and implementation – and allows design teams to remain within a single environment during the entire FPGA development process. Active-HDL supports industry leading FPGA devices from Intel®, Lattice®, Microsemi™ (Microchip™), Quicklogic®, Xilinx® and more.
Active-HDL 11.1 is now available for download and evaluation.
About Active-HDL
Active-HDL™ is a Windows® based, integrated FPGA Design Creation and Simulation solution for team-based environments. Active-HDL’s Integrated Design Environment (IDE) includes a full HDL and graphical design tool suite and RTL/gate-level mixed-language simulator for rapid deployment and verification of FPGA designs.
About Aldec
Aldec Inc., headquartered in Henderson, Nevada, is an industry leader in Electronic Design Verification and offers a patented technology suite including: RTL Design, RTL Simulators, Hardware-Assisted Verification, SoC and ASIC Prototyping, Design Rule Checking, CDC Verification, IP Cores, Requirements Lifecycle Management, DO-254 Functional Verification and Military/Aerospace solutions. www.aldec.com
Комментарии читателей
